بترکه چشم حسود    

جستجوی پیشرفته مقالات

     عنوان:

نماد اعتماد الکترونیکی

logo-samandehi

لیست مقالات ترجمه شده

سایر مقالات

امروز
دیروز
هفته جاری
هفته گذشته
ماه جاری
ماه گذشته
بازدید کل
7669
6654
14323
5632538
141646
192715
5942836

آی‌پی شما: 34.236.190.216
امروز: دوشنبه، 28 مرداد 1398 شمسی ساعت به وقت گرینویچ: 21:05:57

توجه                           توجه

تمامی مقالات ترجمه شده در قالب فایل ورد (Word)  ارائه می‌شوند.


       دسته‌بندی: مقالات معماری کامپیوتر       فروش: 0 بازدید: 5442
ارزیابی معماری FPGA PLB و تکنیک های بهینه سازی سطح با استفاده از رضایت بخشی بولی
    قیمت محصول: 250000 ریال



ارزیابی معماری FPGA PLB و تکنیک های بهینه سازی سطح با استفاده از رضایت بخشی بولی

 

FPGA PLB Architecture Evaluation and Area Optimization Techniques Using Boolean Satisfiability

Abstract

This paper presents a field-programmable gate array (FPGA) logic synthesis technique based upon Boolean satisfiability. This paper shows how to map any Boolean function into an arbitrary programmable logic block (PLB) architecture without any custom decomposition techniques. The authors illustrate several useful applications of this technique by showing how this technique can be used for architecture evaluation and area optimization. When evaluating the FPGA architecture, the authors focus on the basic building block of the FPGA, which they refer to as PLB. In order to illustrate the flexibility of their evaluation framework, several unrelated PLB architectures are evaluated in an automated fashion. Furthermore, the authors show that using their technique is able to reduce FPGA resource usage by 27% on average in common subcircuits found in digital design.


pdfدانلود رایگان مقاله انگلیسی                633.01 KB

چکیده
این مقاله، تکنیک سنتز منطق آرایه گیت برنامه پذیر میدانی (FPGA) مبتنی بر رضایت بخشی بولی ارائه می کند. این مقاله نحوه ی نگاشت هر تابع بولی را به معماری بلوک منطق برنامه پذیر اختیاری (PLB) بدون هیچ تکنیک تفکیک سفارشی نشان می دهد. محققان چندین کاربرد مفید این تکنیک را با نشان دادن نحوه ی استفاده از این تکنیک برای ارزیابی معماری و بهینه سازی سطح ارائه می کنند. هنگام ارزیابی معماری FPGA، محققان روی بلوک سازنده ی پایه FPGA تاکید دارند که آن را PLB می نامند. به منظور نشان دادن انعطاف پذیری چارچوب ارزیابی شان، معماری های PLB بی ربط متعدد در حالت خودکار ارزیابی می شوند. بعلاوه، محققان نشان می دهند که استفاده از این تکنیک قادر به کاهش مصرف منبع FPGA تا 27% بطور میانگین در زیرمدارهای رایج موجود در طراحی دیجیتال می باشد.

تعداد صفحات مقاله انگلیسی:14 صفحه
تعداد صفحات مقاله فارسی: 48 صفحه


لینک دانلود فایل خریداری شده بلافاصله بعد از پرداخت آنلاین فعال می‌شود