بترکه چشم حسود    

جستجوی پیشرفته مقالات

     عنوان:

نماد اعتماد الکترونیکی

logo-samandehi

لیست مقالات ترجمه شده

سایر مقالات

امروز
دیروز
هفته جاری
هفته گذشته
ماه جاری
ماه گذشته
بازدید کل
2967
6837
32042
6304566
153877
223283
6642342

آی‌پی شما: 34.204.173.36
امروز: پنج شنبه، 30 آبان 1398 شمسی ساعت به وقت گرینویچ: 11:08:11

توجه                           توجه

تمامی مقالات ترجمه شده در قالب فایل ورد (Word)  ارائه می‌شوند.



معماری FPGA مقیاس پذیر موازی با هزینه پایین برای کدگشایی LDPC منظم و نامنظم

لینک دانلود فایل خریداری شده، بلافاصله بعد از پرداخت آنلاین فعال می‌شود.

عنوان محصول:
معماری FPGA مقیاس پذیر موازی با هزینه پایین برای کدگشایی LDPC منظم و نامنظم



قیمت: 200000 ریال

  دسته‌بندی: مقالات معماری کامپیوتر

 

 Low-Cost Parallel Scalable FPGA Architecture for Regular and Irregular LDPC Decoding

Abstract

We present in this paper an architectural model for implementing parallel and scalable low-density parity-check (LDPC) decoders. This model has been developed for targeting field-programmable gate array devices and system-on-chip (SoC)platforms. We present first the motivations of investigating a new hardware model for regular and irregular LDPC decoders. The code flexibility, the memory usage optimization, and an easy hardware integration have been taken into account. The construction of a specific class of codes (hardware-constrained LDPC codes) is then presented. Parallelization and pseudorandomness constraints of codes are particularly detailed. A complete description of our parallel and scalable hardware model suitable for reprogrammable architectures is then given. Simulation results are presented showing the efficiency of this model with both (3,6) regular and irregular codes.

 

pdfدانلود رایگان مقاله انگلیسی461.47 KB

 

چکیده
در این مقاله، مدل معماری را برای پیاده سازی دیکدرهای کنترل توازن با چگالی پایین (LDPC) مقیاس پذیر و موازی ارائه می کنیم. این مدل برای راه اندازی دستگاه های آرایه گیت برنامه پذیر و پلتفرم های سیستم روی تراشه (SoC) توسعه داده است. ابتدا انگیزه های بررسی مدل سخت افزار جدید را برای دیکدرهای LDPC منظم و نامنظم ارائه می کنیم. انعطاف پذیری کد، بهینه سازی مصرف حافظه و یکپارچه سازی سخت افزاری آسان در نظر گرفته شده اند. ساختار گروه ویژه ای از کدها (کدهای LDPC با محدودیت سخت افزاری) سپس ارائه می شود. محدودیت های شبه تصادفی و موازی سازی کدها بطور کامل ارائه می شوند. شرح کامل مدل سخت افزار موازی و مقیاس پذیر مناسب برای معماری های برنامه پذیر مجدد سپس ارائه می شود. نتایج شبیه سازی با نمایش کارایی این مدل با کدهای منظم و نامنظم ارائه می شوند.
عبارات کلیدی – آرایه های گیت برنامه پذیر میدانی (FPGA)- کدهای کنترل توازن چگالی پایین با محدودیت سخت افزاری (LDPC)، پیاده سازی موازی

تعداد صفحات مقاله انگلیسی:9 صفحه
تعداد صفحات مقاله فارسی: 21 صفحه

اضافه کردن نظر


کد امنیتی
تازه سازی