طرح خودکار و روش بهینه سازی جدید مدارهای مجتمع CMOS برمبنای الگوریتم رقابت استعماری اصلاح شده

A new automated design and optimization method of CMOS logiccircuits based on Modified Imperialistic Competitive Algorithm

Abstract

This paper proposes a novel evolutionary approach based on modified Imperialist Competitive Algorithm for combinational logic circuits designing and optimization. The Imperialist Competitive Algorithm operates on real values and is not applicable to logic circuits optimization problems. So a modified version of ICA is proposed to overcome this shortcoming. Modification of the algorithm depends on random cell replacement between Imperialist and its colonies as assimilation policy. Also a multi-objective evaluation mechanism in the form of a weighted cost function is introduced to obtain optimized circuits in case of circuit area and propagation delay. To evaluate the effectiveness of this method some general benchmark circuits are used in which the circuits with fewer logic cells (minimized space) and lower propagation delay are obtained. The simulation results of our proposed method are compared with some conventional and heuristic methods. Simulation results show that our proposed method significantly improves the performance factor which represents both circuit area and propagation delay.

دانلود رایگان مقاله انگلیسی                      2.15 MB

چکیده
این مقاله یک راهکار تکاملی جدیدی برمبنای الگوریتم رقابتی استعماری اصلاح شده برای طراحی و بهینه سازی مدارهای مجتمع ترکیبی پیشنهاد می کند. الگوریتم رقابتی استعماری روی مقادیر واقعی عمل می کند و برای مسائل بهینه سازی مدارهای منطقی قابل استفاده نیست. بنابراین، نسخه ی اصلاح شده ی ICA برای غلبه بر این کمبود پیشنهاد می شود. اصلاح الگوریتم به جایگزینی سلول تصادفی بین استعمارگر و مستعمره هایش بعنوان سیاست تشبیه بستگی دارد. همچنین، مکانیزم ارزیابی چندمنظوره به فرم تابع هزینه وزن دار برای دستیابی به مدارهای بهینه سازی شده در مورد سطح مدار و تاخیر انتشار معرفی می شود. برای ارزیابی تاثیربخشی این روش، چند مدار الگوی کلی استفاده می شوند که در آنها مدارها با سلول های منطقی کمتر (فضای کمینه سازی شده) و تاخیر انتشار کمتر بدست می آیند. نتایج شبیه سازی روش پیشنهادی ما با چند روش قراردادی و هیوریستیک مقایسه می شوند. نتایج شبیه سازی نشان می دهند که روش پیشنهادی ما بطور قابل توجهی فاکتور کارایی را بهبود می دهد که نشان دهنده ی هر دو سطح مدار و تاخیر انتشار می باشد.

تعداد صفحات مقاله انگلیسی: 10 صفحه
تعداد صفحات مقاله فارسی:24 صفحه