A 1.8-V 11-bit 40-MS/s 21-mW pipelined ADC

Abstract

A set of low-power techniques is proposed to realize low power design in pipeline analog-to-digital converter (ADC). These techniques include removing the active S/H (i.e., SHA-less), sharing the opamp between the adjacent multi-bit-per-stages, low-power high-efficiency high-swing amplifier technique. Also, a new sampling topology is proposed to minimize aperture error by matching the time constant between the two input signal paths. All these skills are verified by simulation in the design of the 1.8-V 11-bit 40-MHz ADC in a 0.18-lm CMOS process with power dissipation 21-mW, signal-to noise and-distortion ratio (SNDR) 65-dB, effective number of bit (ENOB) 10.5-bit, spurious free dynamic range (SFDR) 78-dB, total harmonic distortion (THD) -75.4-dB, signal-to-noise ratio (SNR) 65.4-dB and figure-of-merit (FOM) 0.18 pJ/step.

 

دانلود رایگان مقاله انگلیسی            841.46 KB

 

چکیده
مجموعه ای از تکنیک های توان پایین برای تشخیص طرح توان پایین در مبدل آنالوگ به دیجیتال (ADC) خط لوله پیشنهاد می شود. این تکنیک ها شامل حذف S/H فعال، به اشتراک گذاری اپمپ بین چندین بیت در هر مرحله مجاور، تکنیک امپلی فایر توان پایین، کارایی بالا، نوسان بالا می باشند. همچنین، توپولوژی نمونه برداری جدید برای کمینه سازی خطای دستگاه توسط انطباق زمان ثابت بین دو مسیر سیگنال ورودی پیشنهاد می شود.
همه ی این مهارت ها توسط شبیه سازی در طراحی ADC 40MHz 11-bit 1.8V در فرایند CMOS 0.18 µm با انتشار توان 21mW، نسبت سیگنال به نویز و اغتشاش (SNDR) 65-dB، تعداد موثر بیت (ENOB) 10.5-bit، محدوده داینامیک آزاد کاذب (SFDR) 78dB ، اعوجاج هارمونیک کلی (THD) -75.4-dB، نسبت سیگنال به نویز (SNR) 64.5 dB و عدد شایستگی (FOM) 0.18 pJ/step بررسی می شوند.

تعداد صفحات مقاله انگلیسی:7صفحه
تعداد صفحات مقاله فارسی:14 صفحه

اضافه کردن نظر